Têtes TSMC pour un paquet de transistors de billions avec 3 nm, 2 nm ...

Il utilise déjà les technologies de puces et de substrats pour le GPU MI300 d'AMD avec une puce empilée 3D de 5 nm sur un substrat de base de 6 nm avec huit puces DRAM. Mais les technologies sont utilisées pour des puces plus complexes et plus grandes de 3 nm sur un substrat.

"Nous sommes proches de ce stade, nous avons la capacité et je ne peux pas annoncer le produit d'un client", a déclaré aujourd'hui Kevin Zhang, vice-président senior du développement commercial au TSMC Technology Symposium à Amsterdam. "Mais nous avons l'empilement de plusieurs grandes matrices et le processus CoWoS." Une partie du problème est le temps de cycle plus long de la technologie de traitement 3 nm et le processus CoWoS ajouté pour assembler tous les matrices.

"3 nm est déjà un long processus de fabrication et nous devons ensuite passer par le processus d'empilement avec plus d'adoption de produits, nous verrons ce temps de cycle diminuer. La technologie Chiplet est encore à un stade précoce."

Le passage au paquet de transistors à mille milliards est motivé par la prochaine génération du processus d'interposition de TSMC, COWoS-L, qui sera disponible l'année prochaine.

"Nous développons actuellement une technologie CoWoS-L de taille de réticule 6x avec la technologie d'interposition Super Carrier", a déclaré Yujun Li, directeur du développement commercial de TSMC pour la division commerciale du calcul haute performance lors du symposium. Avec une taille de réticule de 858 mm2 (26 mm sur 33 mm), cela signifie que le système dans l'emballage sera jusqu'à 5148 mm2. Cela permet plus de chiplets ainsi que jusqu'à 12 piles de mémoire à large bande passante HBM3.

La société prévoit un processus de 2 nm en 2025, le premier avec l'architecture de transistor à nanofeuilles, bien que la production principale se fera sur N2P en 2026 avec une alimentation arrière. "La nanofeuille commence à 2 nm et il est raisonnable de prévoir qu'elle sera facilement utilisée pendant au moins deux générations. Par exemple, nous avons utilisé FinFet pendant cinq générations, soit plus de dix ans."

La société prévoit également de disposer d'un processus 6 nm avec mémoire RRAM résistive disponible l'année prochaine pour les microcontrôleurs disponibles. "N6 RRAM est plus éloigné que 2026", a-t-il déclaré. "Les MCU ne font que passer à 16 nm et il faut généralement plusieurs années pour passer à 28 nm, probablement 5 ans, puis ils passeront à 6 nm." Cependant, les MCU avec RRAM sont considérés comme une capacité clé pour les architectures zonales dans l'automobile.

www.tsmc.com