RISC complet

Agile Analog propose le premier sous-système IP analogique complet pour les applications RISC-V lors du RISC-V Summit Europe à Barcelone. Le sous-système initial comprend toute l'IP analogique requise pour un système IoT alimenté par batterie typique, y compris une unité de gestion de l'alimentation (PMU), une unité de gestion du sommeil (SMU) et des convertisseurs de données. Ce sous-système IP analogique unique, indépendant des processus, personnalisable et enveloppé numériquement aidera à résoudre bon nombre des problèmes rencontrés actuellement par les concepteurs de systèmes sur puce (SoC), car il s'associe à un cœur RISC-V pour former une solution complète.

Chris Morrison, directeur du marketing produit chez Agile Analog, explique : « L'architecture RISC-V permet une vague de nouveaux développements de produits SoC, et la demande pour une IP plus accessible et configurable augmente. L'un des principaux défis auxquels les concepteurs de puces numériques face est d'intégrer les circuits analogiques pour prendre en charge leurs conceptions de SoC."

Chris ajoute : "Avec notre sous-système IP analogique RISC-V, il est possible d'accéder à l'IP analogique appropriée pour un processus et une fonderie spécifiques. Cela peut ensuite être intégré de manière transparente à l'IP numérique d'un fournisseur d'IP numérique dans l'espace RISC-V, simplifiant conception de puces et accélération du délai de mise sur le marché des nouvelles applications IoT RISC-V. Comme pour tous les IP analogiques Agile, ce sous-système est personnalisable pour donner l'ensemble de fonctionnalités exact requis pour l'application.

L'IP analogique traditionnel a été un goulot d'étranglement majeur pendant de nombreuses années, avec des options limitées disponibles, et les concepteurs de puces ont eu du mal à intégrer plusieurs blocs IP analogiques, souvent de plusieurs fournisseurs. La conception et la vérification de la frontière des signaux mixtes entre l'analogique et le numérique ont été une tâche particulièrement ardue, car elle est réputée pour être longue et coûteuse, nécessitant des connaissances et des outils spécialisés. Cependant, grâce à la technologie unique d'Agile Analog et à sa nouvelle approche numérique, ces défis d'intégration et de vérification peuvent être relevés et résolus rapidement par Agile Analog au nom du client.

Ce nouveau sous-système IP analogique est vérifié dans les environnements analogiques et numériques, se connecte directement au bus périphérique du MCU et est fourni avec un modèle SystemVerilog pour une intégration facile dans l'environnement de vérification numérique existant d'un SoC.

Calista Redmond, PDG de RISC-V International, commente : « RISC-V est déjà présent dans plus de 10 milliards de cœurs dans le monde, et l'écosystème RISC-V est en plein essor. Il est vraiment important qu'il existe des solutions innovantes comme celle-ci pour aider les concepteurs de puces à notre communauté pour accélérer la livraison de nouvelles applications RISC-V IoT passionnantes."

La macro initiale du sous-système RISC-V pour les applications IoT est désormais disponible et se compose des sous-blocs suivants :

Le sous-système agilePMU est une unité de gestion de l'alimentation efficace et hautement intégrée pour les SoC/ASIC. Doté d'une réinitialisation à la mise sous tension, de plusieurs régulateurs à faible chute de tension et d'un générateur de référence associé, il est conçu pour garantir une faible consommation d'énergie tout en offrant des capacités de gestion de l'alimentation optimales. Équipé d'un contrôleur numérique intégré, ce sous-système offre un contrôle précis du démarrage et de l'arrêt, prend en charge le séquençage de l'alimentation et permet une tension de sortie programmable individuelle pour chaque LDO. Les moniteurs d'état fournissent des informations en temps réel sur l'état actuel du sous-système, garantissant des performances optimales du système.

Le sous-système agileSMU est une macro intégrée à faible consommation d'énergie composée des blocs IP essentiels nécessaires pour gérer en toute sécurité le réveil d'un SoC à partir du mode veille. Contient généralement un oscillateur programmable pour le fonctionnement du SoC basse fréquence et le RTC, un certain nombre de comparateurs à faible puissance qui peuvent être utilisés pour lancer la séquence de réveil et une réinitialisation à la mise sous tension qui fournit une réinitialisation de démarrage robuste au SoC . Équipé d'un contrôleur numérique intégré, ce sous-système offre un contrôle précis des commandes de réveil et du séquencement. Les moniteurs d'état fournissent des informations en temps réel sur l'état actuel du sous-système, garantissant des performances optimales du système tout au long du cycle de vie du produit.

Le sous-système agileSensorIF est une macro intégrée à faible consommation fournissant tout l'analogique nécessaire pour s'interfacer avec des capteurs externes. Dotée de deux ADC SAR jusqu'à 12 bits et 64 MSPS, d'un CNA 12 bits et de plusieurs comparateurs programmables, cette interface de capteur fournit toutes les connexions nécessaires pour s'interfacer avec le monde extérieur. Les amplificateurs et tampons de gain programmables intégrés prennent en charge une large gamme de capteurs et de systèmes externes. Il est équipé d'un contrôleur numérique intégré et de moniteurs d'état pour fournir un retour en temps réel sur l'état actuel du sous-système, garantissant des performances optimales du système tout au long du cycle de vie du produit.

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